数据经过8b/10b编码后有以下优点：
(1)有足够多的跳变沿，可以从数据中进行时钟恢复。正常传输的数据中可能会有比较长的连续的0或者连续的1,而进行完8b/10b编码后，其编码规则保证了编码后的数据流中不会出现超过5个连续的0或1,信号中会出现足够多的跳变沿，因此可以采用嵌入式的时钟方式，即接收端可以从数据流中通过PLL电路直接恢复时钟，不需要专门的时钟传输通道。
(2)直流平衡，可以采用AC耦合方式。经过编码后数据中不会出现连续的0或者1, 但还是有可能在某个时间段内0或者1的数量偏多一些。从上面的编码表中我们可以看 到，同一个Byte对应有正、负两组10bit的编码， 一个编码中1的数量多一些，另一个编码中 0 的数量多一些。数据在对当前的Byte进行8b/10b编码传输时，会根据前面历史传输的 数据中正负bit的数量来选择使用哪一组编码，从而可以保证总线上正负bit的数量在任何 时刻基本都是平衡的，也就是直流点不会发生大的变化。直流点平衡以后，在信号传输的路 径上我们就可以采用AC耦合方式(常用的方法是在发送端或接收端串接隔直电容),这 样信号对于收发端的地电平变化和共模噪声的抵抗能力进一步增强，可以传输更远的距离。 数字信号上升时间的定义；云南数字信号测试高速信号传输
基本上可以看到数字信号的频域分量大部分集中在1/7U,这个频率以下，我们可以将这个频率称之为信号的带宽，工程上可以近似为0.35/0,当对设计要求严格的时候，也可近似为0.5/rro
也就是说，叠加信号带宽（0.35/。）以下的频率分量基本上可以复现边沿时间是tr的数字时;域波形信号。这个频率通常也叫作转折频率或截止频率（Fknee或cutofffrequency）
*信号的能量大部分集中在信号带宽以下，意味着我们在考虑这个信号的传输效应时，主要关注比较高频率可以到信号的带宽。
所以，假如在数字信号的传输过程中可以保证在信号的带宽（0.35亿）以下的频率分量（模拟信号）经过互连路径的质量，则我们可以保证接收到比较完整的数字信号。
然而，我们会在下面看到在考虑信号完整性问题时由于传输路径阻抗不连续对信号的反射，损耗随频率的增加而增加的特性等因素，这些频率分量在传输时会有畸变，从而造成接收到的各个频率的分量叠加在时并不能完全保证复现原有的时域的数字信号。 云南数字信号测试高速信号传输传统的数字信号带宽计算；
简单的去加重实现方法是把输出信号延时一个或多个比特后乘以一个加权系数并和 原信号相加。一个实现4阶去加重的简单原理图。
去加重方法实际上压缩了信号直流电平的幅度，去加重的比例越大，信号直流电平被压缩得越厉害，因此去加重的幅度在实际应用中一般很少超过-9.5dB。做完预加重或者去加重的信号，如果在信号的发送端(TX)直接观察，并不是理想的眼图。图1.31所示是在发送端看到的一个带-3.5dB预加重的10Gbps的信号眼图，从中可以看到有明显的“双眼皮”现象。
数字信号基础单端信号与差分信号(Single-end and Differential Signals)
数字总线大部分使用单端信号做信号传输，如TTL/CMOS信号都是单端信号。所谓单端信号，是指用一根信号线的高低电平的变化来进行0、1信息的传输，这个电平的高低变化是相对于其公共的参考地平面的。单端信号由于结构简单，可以用简单的晶体管电路实现，而且集成度高、功耗低，因此在数字电路中得到的应用。是一个单端信号的传输模型。
当信号传输速率更高时，为了减小信号的跳变时间和功耗，信号的幅度一般都会相应减小。比如以前大量使用的5V的TTL信号现在使用越来越少，更多使用的是3.3V/2.5V/1.8V/1.5V/1.2V的LVTTL电平，但是信号幅度减小带来的问题是对噪声的容忍能力会变差一些。进一步，很多数字总线现在需要传输更长的距离，从原来芯片间的互连变成板卡间的互连甚至设备间的互连，信号穿过不同的设备时会受到更多噪声的干扰。更极端的情况是收发端的参考地平面可能也不是等电位的。因此，当信号速率变高、传输距离变长后仍然使用单端的方式进行信号传输会带来很大的问题。图1.12是一个受到严重共模噪声干扰的单端信号，对于这种信号，无论接收端的电平判决阈值设置在哪里都可能造成信号的误判。
数字设备是由很多电路组成来实现一定的功能，系统中的各个部分通过数字信号的传输来进行信息和数据的交互。
采用前向时钟的总线因为有专门的时钟通路，不需要再对数据进行编解码，所以总线效率一般都比较高。还有一个优点是线路噪声和抖动对于时钟和数据线的影响基本是一样的(因为走线通常都在一起),所以对系统的影响可以消除到小。
嵌入式时钟的电路对于线路上的高频抖动非常敏感，而采用前向时钟的电路对高频抖动的敏感度就相对小得多。前向时钟总线典型的数据速率在500Mbps～12Gbps.
在前向时钟的拓扑总线中，时钟速率通常是数据速率的一半(也有采用1/4速率、1/10或其他速率的),数据在上下边沿都采样，也就是通常所说的DDR方式。使用DDR采样的好处是时钟线和数据线在设计上需要的带宽是一样的，任何设计上的局限性(比如传输线的衰减特性)对于时钟和数据线的影响是一样的。
前向时钟在一些关注效率、实时性，同时需要高吞吐量的总线上应用比较，比如DDR总线、GDDR总线、HDMI总线、Intel公司CPU互连的QPI/UPI总线等。 数字信号是指用一组特殊的状态来描述信号；福建数字信号测试HDMI测试
数字总线采用的时钟 分配方式大体上可以分为3类，即并行时钟、嵌入式时钟、前向时钟，各有各的应用领域。云南数字信号测试高速信号传输
采用这种时钟恢复方式后，由于CDR能跟踪数据中的 一 部分低频抖动，所以数据传输 中增加的低频抖动对于接收端采样影响不大，因此更适于长距离传输。(不过由于受到环路 滤波器带宽的限制，数据线上的高频抖动仍然会对接收端采样产生比较大的影响。)
采用嵌入式时钟的缺点在于电路的复杂度增加，而且由于数据编码需要一些额外开销，降低了总线效率。
随着技术的发展，一些对总线效率要求更高的应用中开始采用另一种时钟分配方式，即前向时钟(ForwardClocking)。前向时钟的实现得益于DLL(DelayLockedLoop)电路的成熟。DLL电路比较大的好处是可以很方便地用成熟的CMOS工艺大量集成，而且不会增加抖动。
一个前向时钟的典型应用，总线仍然有单独的时钟传输通路，而与传统并行总线所不同的是接收端每条信号路径上都有一个DLL电路。电路开始工作时可以有一个训练的过程，接收端的DLL在训练过程中可以根据每条链路的时延情况调整时延，从而保证每条数据线都有充足的建立/保持时间。 云南数字信号测试高速信号传输
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