青海多端口矩阵测试DDR3测试

容量与组织：DDR规范还涵盖了内存模块的容量和组织方式。DDR内存模块的容量可以根据规范支持不同的大小，如1GB、2GB、4GB等。DDR内存模块通常以多个内存芯片排列组成，其中每个内存芯片被称为一个芯粒（die），多个芯粒可以组成密集的内存模块。电气特性：DDR规范还定义了内存模块的电气特性，包括供电电压、电流消耗、输入输出电平等。这些电气特性对于确保DDR内存模块的正常工作和兼容性至关重要。兼容性：DDR规范还考虑了兼容性问题，确保DDR内存模块能够与兼容DDR接口的主板和控制器正常配合。例如，保留向后兼容性，允许支持DDR接口的控制器工作在较低速度的DDR模式下。什么是DDR3内存的一致性问题？青海多端口矩阵测试DDR3测试

使用SystemSI进行DDR3信号仿真和时序分析实例

SystemSI是Cadence Allegro的一款系统级信号完整性仿真工具，它集成了 Sigrity强大的 电路板、封装等互连模型及电源分布网络模型的提取功能。目前SystemSI提供并行总线分析 和串行通道分析两大主要功能模块，本章介绍其中的并行总线分析模块，本书第5章介绍串 行通道分析模块。

SystemSI并行总线分析(Parallel Bus Analysis)模块支持IBIS和HSPICE晶体管模型， 支持传输线模型、S参数模型和通用SPICE模型，支持非理想电源地的仿真分析。它拥有强 大的眼图、信号质量、信号延时测量功能和详尽的时序分析能力，并配以完整的测量分析报 告供阅读和存档。下面我们结合一个具体的DDR3仿真实例，介绍SystemSI的仿真和时序分 析方法。本实例中的关键器件包括CPU、4个DDR3 SDRAM芯片和电源模块， 青海多端口矩阵测试DDR3测试DDR3一致性测试期间是否会影响计算机性能？

双击PCB模块打开其Property窗口,切换到LayoutExtraction选项卡，在FileName处浏览选择备好的PCB文件在ExtractionEngine下拉框里选择PowerSL所小。SystemSI提供PowerSI和SPEED2000Generator两种模型提取引擎。其中使用PowerSI可以提取包含信号耦合，考虑非理想电源地的S参数模型；而使用SPEED2000Generator可以提取理想电源地情况下的非耦合信号的SPICE模型。前者模型提取时间长，但模型细节完整，适合终的仿真验证；后者模型提取快，SPICE模型仿真收敛性好，比较适合设计前期的快速仿真迭代。

所示的窗口有Pin Mapping和Bus Definition两个选项卡，Pin Mapping跟IBIS 规范定义的Pin Mapping 一样，它指定了每个管脚对应的Pullup> Pulldown、GND Clamp和 Power Clamp的对应关系；Bus Definition用来定义总线Bus和相关的时钟参考信号。对于包 含多个Component的IBIS模型，可以通过右上角Component T拉列表进行选择。另外，如果 提供芯片每条I/O 口和电源地网络的分布参数模型，则可以勾选Explicit IO Power and Ground Terminals选项，将每条I/O 口和其对应的电源地网络对应起来，以更好地仿真SSN效应，这 个选项通常配合Cadence XcitePI的10 Model Extraction功能使用。DDR3内存的一致性测试包括哪些内容？

走线阻抗/耦合检查

走线阻抗/耦合检查流程在PowerSI和SPEED2000中都有，流程也是一样的。本例通过 Allegro Sigrity SI 启动 Trace Impedance/Coupling Check,自动调用 PowerSI 的流程。下面通过实例来介绍走线阻抗/耦合检查的方法。

启动 Allegro Sigrity SI,打开 DDR_Case_C。单击菜单 AnalyzeTrace Impedance/Coupling Check,在弹出的 SPDLINK Xnet Selection 窗口 中单击 OK 按钮。整个.brd 文件将被转换成.spd文件，并自动在PowerSI软件界面中打开。 DDR3一致性测试期间可能发生的常见错误有哪些？青海多端口矩阵测试DDR3测试

是否可以使用可编程读写状态寄存器（SPD）来执行DDR3一致性测试？青海多端口矩阵测试DDR3测试

至此，DDR3控制器端各信号间的总线关系创建完毕。单击OK按钮，在弹出的提示窗 口中选择Copy,这会将以上总线设置信息作为SystemSI能识别的注释，连同原始IBIS文件 保存为一个新的IBIS文件。如果不希望生成新的IBIS文件，则也可以选择Updateo

设置合适的 OnDie Parasitics 和 Package Parasiticso 在本例中。nDie Parasitics 选择 None, Package Parasitics使用Pin RLC封装模型。单击OK按钮保存并退出控制器端的设置。

On-Die Parasitics在仿真非理想电源地时影响很大，特别是On-Die Capacitor,需要根据 实际情况正确设定。因为实际的IBIS模型和模板自带的IBIS模型管脚不同，所以退出控制器 设置窗口后，Controller和PCB模块间的连接线会显示红叉，表明这两个模块间连接有问题， 暂时不管，等所有模型设置完成后再重新连接。 青海多端口矩阵测试DDR3测试