DDR 规范的 DC 和 AC 特性
众所周知,对于任何一种接口规范的设计,首先要搞清楚系统中传输的是什么样的信号,也就是驱动器能发出什么样的信号,接收器能接受和判别什么样的信号,用术语讲,就是信号的DC和AC特性要求。
在DDR规范文件JEDEC79R的TABLE6:ELECTRICALCHARACTERISTICSANDDOOPERATINGCONDITIONS」中对DDR的DC有明确要求:VCC=+2.5v+0.2V,Vref=+1.25V+0.05VVTT=Vref+0.04V.
在我们的实际设计中,除了要精确设计供电电源模块之外,还需要对整个电源系统进行PI仿真,而这是高速系统设计中另一个需要考虑的问题,在这里我们先不讨论它,暂时认为系统能够提供稳定的供电电源。 DDR3一致性测试是否适用于超频内存模块?内蒙古通信DDR3测试
高速DDRx总线概述
DDR SDRAM 全称为 Double Data Rate Synchronous Dynamic Random Access Memory» 中 文名可理解为“双倍速率同步动态随机存储器”。DDR SDRAM是在原单倍速率SDR SDRAM 的基础上改进而来的,严格地说DDR应该叫作DDR SDRAM,人们习惯称之为DDR。
DDRx发展简介
代DDR (通常称为DDR1)接口规范于2000年由JEDEC组织 发布。DDR经过几代的发展,现在市面上主要流行DDR3,而的DDR4规范也巳经发 布,甚至出现了部分DDR4的产品。Cadence的系统仿真工具SystemSI也支持DDR4的仿真 分析了。 内蒙古通信DDR3测试DDR3一致性测试是否适用于工作站和游戏电脑?
可以通过AllegroSigritySI仿真软件来仿真CLK信号。
(1)产品选择:从产品菜单中选择AllegroSigritySI产品。
(2)在产品选择界面选项中选择AllegroSigritySI(forboard)。
(3)在AllegroSigritySI界面中打开DDR_文件。
(4)选择菜单Setup-*Crosssection..,设置电路板层叠参数。
将DDRController和Memory器件的IBIS模型和文件放在当前DDR_文件的同一目录下,这样,工具会自动査找到目录下的器件模型。
DDR3拓扑结构规划:Fly・by拓扑还是T拓扑
DDR1/2控制命令等信号,均采用T拓扑结构。到了 DDR3,由于信号速率提升,当负 载较多如多于4个负载时,T拓扑信号质量较差,因此DDR3的控制命令和时钟信号均釆用 F拓扑。下面是在某项目中通过前仿真比较2片负载和4片负载时,T拓扑和Fly-by拓 扑对信号质量的影响,仿真驱动芯片为Altera芯片,IBIS文件 为颗粒为Micron颗粒,IBIS模型文件为。
分别标示了两种拓扑下的仿真波形和眼图,可以看到2片负载 时,Fly-by拓扑对DDR3控制和命令信号的改善作用不是特别明显,因此在2片负载时很多 设计人员还是习惯使用T拓扑结构。 如何确保DDR3内存模块的兼容性进行一致性测试?
还可以给这个Bus设置一个容易区分的名字,例如把这个Byte改为ByteO,这样就把 DQ0-DQ7, DM和DQS, DQS与Clock的总线关系设置好了。
重复以上操作,依次创建:DQ8〜DQ15、DM1信号;DQS1/NDQS1选通和时钟 CK/NCK的第2个字节Bytel,包括DQ16〜DQ23、DM2信号;DQS2/NDQS2选通和时钟 CK/NCK的第3个字节Byte2,包括DQ24〜DQ31、DM3信号;DQS3/NDQS3选通和时钟 CK/NCK的第4个字节Byte3。
开始创建地址、命令和控制信号,以及时钟信号的时序关系。因为没有多个Rank, 所以本例将把地址命令信号和控制信号合并仿真分析。操作和步骤2大同小异,首先新建一 个Bus,在Signal Names下选中所有的地址、命令和控制信号,在Timing Ref下选中CK/NCK (注意,不要与一列的Clock混淆,Clock列只对应Strobe信号),在Bus Type下拉框中 选择AddCmd,在Edge Type下拉框中选择RiseEdge,将Bus Gro叩的名字改为AddCmdo。 DDR3一致性测试期间是否会对数据完整性产生影响?内蒙古通信DDR3测试
DDR3一致性测试期间如何设置测试环境?内蒙古通信DDR3测试
为了改善地址信号多负载多层级树形拓扑造成的信号完整性问题,DDR3/4的地址、控制、命令和时钟信号釆用了Fly-by的拓扑结构种优化了负载桩线的菊花链拓扑。另外,在主板加内存条的系统设计中,DDR2的地址命令和控制信号一般需要在主板上加匹配电阻,而DDR3则将终端匹配电阻设计在内存条上,在主板上不需要额外电阻,这样可以方便主板布线,也可以使匹配电阻更靠近接收端。为了解决使用Fly-by拓扑岀现的时钟信号和选通信号“等长”问题,DDR3/4采用了WriteLeveling技术进行时序补偿,这在一定程度上降低了布线难度,特别是弱化了字节间的等长要求。不同于以往DDRx使用的SSTL电平接口,新一代DDR4釆用了POD电平接口,它能够有效降低单位比特功耗。DDR4内存也不再使用SlewRateDerating技术,降低了传统时序计算的复杂度。内蒙古通信DDR3测试
双击PCB模块打开其Property窗口,切换到LayoutExtraction选项卡,在FileName处浏览选择备好的PCB文件ddr3.spdo在ExtractionEngine下拉框里选择PowerSL所小。SystemSI提供PowerSI和SPEED2000Generator两种模型提取引擎。其中使用PowerSI可以提取包含信号耦合,考虑非理想电源地的S参数模型;而使用SPEED2000Generator可以提取理想电源地情况下的非耦合信号的SPICE模型。前者模型提取时间长,但模型细节完整,适合终的仿真验证;后者模型提取快,SPICE模型仿真收敛性好,比较适合设计前期的快速仿真...