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常用的拓扑结构

拓扑结构是指网络中各个站点相互连接的形式。所谓“拓扑”就是把实体抽象成与其大小、形状无关的“点”，而把连接实体的线路抽象成“线”，进而以图的形式来表示这些点与线之间关系的方法，其目的在于研究这些点、线之间的相连关系。PCB设计中的拓扑，指的是芯片之间的连接关系。

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扇孔推荐及缺陷做法

左边推荐做法可以在内层两孔之间过线，参考平面也不会被割裂，反之右边不推荐做法增加了走线难度，也把参考平面割裂，破坏平面完整性。同理，这种扇孔方式也适用于打孔换层。左边平面割裂，无过线通道，右边平面完整，内层多层过线。

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PCB制版设计中减少环路面积和感应电流的另一种方法是减少互连器件之间的并联路径。当需要使用大于30cm的信号连接线时，可以使用保护线。更好的方法是在信号线附近放置一个地层。信号线应在距保护线或接地线层13mm以内。每个敏感元件的长信号线(>30cm)或电源线与其接地线交叉。交叉线必须从上到下或从左到右按一定的间隔排列。2.电路连接长度长的信号线也可以作为接收ESD脉冲能量的天线，尽量使用较短的信号线可以降低信号线作为接收ESD电磁场的天线的效率。尽量将互连设备彼此相邻放置，以减少互连印刷线路的长度。3.地面电荷注入ESD接地层的直接放电可能会损坏敏感电路。除TVS二极管外，还应使用一个或多个高频旁路电容，放置在易损元件的电源和地之间。旁路电容减少电荷注入，并保持电源和接地端口之间的电压差。TVS分流感应电流，保持TVS箝位电压的电位差。TVS和电容应尽可能靠近受保护的IC，TVS到地的通道和电容的引脚长度应比较短，以降低寄生电感效应。

SDRAM时钟源同步和外同步

1、源同步：是指时钟与数据同时在两个芯片之间间传输，不需要外部时钟源来给SDRAM提供时钟，CLK由SDRAM控制芯片（如CPU）输出，数据总线、地址总线、控制总线信号由CLK来触发和锁存，CLK必须与数据总线、地址总线、控制总线信号满足一定的时序匹配关系才能保证SDRAM正常工作，即CLK必须与数据总线、地址总线、控制总线信号在PCB上满足一定的传输线长度匹配。

2、外同步：由外部时钟给系统提供参考时钟，数据从发送到接收需要两个时钟，一个锁存发送数据，一个锁存接收数据，在一个时钟周期内完成，对于SDRAM及其控制芯片，参考时钟CLK1、CLK2由外部时钟驱动产生，此时CLK1、CLK2到达SDRAM及其控制芯片的延时必须满足数据总线、地址总线及控制总线信号的时序匹配要求，即CLK1、CLK2必须与数据总线、地址总线、控制总线信号在PCB上满足一定的传输线长度匹配。 在线路板上印制一些字符，便于辨认。

常用的拓扑结构

常用的拓扑结构包括点对点、菊花链、远端簇型、星型等。

1、点对点拓扑point-to-pointscheduling：该拓扑结构简单，整个网络的阻抗特性容易控制，时序关系也容易控制，常见于高速双向传输信号线。

2、菊花链结构 daisy-chain scheduling：菊花链结构也比较简单，阻抗也比较容易控制。

3、fly-byscheduling：该结构是特殊的菊花链结构，stub线为0的菊花链。不同于DDR2的T型分支拓扑结构，DDR3采用了fly-by拓扑结构，以更高的速度提供更好的信号完整性。fly-by信号是命令、地址，控制和时钟信号。

4、星形结构starscheduling：该结构布线比较复杂，阻抗不容易控制，但是由于星形堆成，所以时序比较容易控制。

5、远端簇结构far-endclusterscheduling：远端簇结构可以算是星形结构的变种，要求是D到中心点的长度要远远长于各个R到中心连接点的长度。各个R到中心连接点的距离要尽量等长，匹配电阻放置在D附近，常用语DDR的地址、数据线的拓扑结构。

在实际的PCB设计过程中，对于关键信号，应通过信号完整性分析来决定采用哪一种拓扑结构。 层压是抑制PCB制版电磁干扰的重要手段。鄂州正规PCB制版布线

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SDRAM的端接

1、时钟采用∏型(RCR)滤波，∏型滤波的布局要紧凑，布线时不要形成Stub。

2、控制总线、地址总线采用在源端串接电阻或者直连。

3、数据线有两种端接方法，一种是在CPU和SDRAM中间串接电阻，另一种是分别在CPU和SDRAM两端串接电阻，具体的情况可以根据仿真确定。

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