数字信号DDR一致性测试修理

DDR时钟总线的一致性测试

DDR总线参考时钟或时钟总线的测试变得越来越复杂，主要测试内容可以分为两方面：波形参数和抖动。波形参数主要包括：Overshoot（过冲）；Undershoot（下冲）；SlewRate（斜率）；RiseTime（上升时间）和FallTime（下降时间）；高低时间；DutyCycle（占空比失真）等，测试较简单，在此不再赘述。抖动测试则越来越复杂，以前一般只是测试Cycle-CycleJitter（周期到周期抖动），但是当速率超过533MT/S的DDR2&3时，测试内容相当多，不可忽略。表7-15是DDR2667的规范参数。对这些抖动参数的测试需要用软件实现，比如Agilent的N5413ADDR2时钟表征工具。测试建议用系统带宽4GHz以上的差分探头和示波器，测试点在DIMM上靠近DRAM芯片的位置，被测系统建议运行MemoryTest类的总线加压软件。 DDR命令、地址和地址总线的建立时间和保持时间定义。数字信号DDR一致性测试修理

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一个实际的DDR4总线上的读时序和写时序。从两张图我们可 以看到，在实际的DDR总线上，读时序、写时序是同时存在的。而且对于读或者写时序来 说，DQS(数据锁存信号)相对于DQ(数据信号)的位置也是不一样的。对于测试来说，如果 没有软件的辅助，就需要人为分别捕获不同位置的波形，并自己判断每组Burst是读操作还 是写操作，再依据不同的读/写规范进行相应参数的测试，因此测量效率很低，而且无法进行 大量的测量统计。 海南DDR一致性测试销售价格DDR4 总线物理层仿真测试和协议层的测试方案；

RDIMM(RegisteredDIMM,寄存器式双列直插内存)有额外的RCD(寄存器时钟驱动器，用来缓存来自内存控制器的地址/命令/控制信号等)用于改善信号质量，但额外寄存器的引入使得其延时和功耗较大。LRDIMM(LoadReducedDIMM,减载式双列直插内存)有额外的MB(内存缓冲，缓冲来自内存控制器的地址/命令/控制等),在技术实现上并未使用复杂寄存器，只是通过简单缓冲降低内存总线负载。RDIMM和LRDIMM通常应用在高性能、大容量的计算系统中。

综上可见，DDR内存的发展趋势是速率更高、封装更密、工作电压更低、信号调理技术 更复杂，这些都对设计和测试提出了更高的要求。为了从仿真、测试到功能测试阶段保证DDR信号的波形质量和时序裕量，需要更复杂、更的仿真、测试和分析工具。

以上只是 一 些进行DDR读/写信号分离的常用方法，根据不同的信号情况可以做选 择。对于DDR信号的 一 致性测试来说，用户还可以选择另外的方法，比如根据建立/保持 时间的不同进行分离或者基于CA信号突发时延的方法(CA高接下来对应读操作，CA低 接下来对应写操作)等，甚至未来有可能采用一些机器学习(Machine Learning)的方法对 读/写信号进行判别。读时序和写时序波形分离出来以后，就可以方便地进行波形参数或者 眼图模板的测量。

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对于嵌入式应用的DDR的协议测试， 一般是DDR颗粒直接焊接在PCB板上，测试可 以选择针对逻辑分析仪设计的BGA探头。也可以设计时事先在板上留测试点，把被测信 号引到一些按一定规则排列的焊盘上，再通过相应探头的排针顶在焊盘上进行测试。

协议测试也可以和信号质量测试、电源测试结合起来，以定位由于信号质量或电源问题 造成的数据错误。图5.23是一个LPDDR4的调试环境，测试中用逻辑分析仪观察总线上 的数据，同时用示波器检测电源上的纹波和瞬态变化，通过把总线解码的数据和电源瞬态变 化波形做时间上的相关和同步触发，可以定位由于电源变化造成的总线读/写错误问题。 DDR4 和 LPDDR4 合规性测试软件。数字信号DDR一致性测试修理

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JEDEC组织发布的主要的DDR相关规范，对发布时间、工作频率、数据 位宽、工作电压、参考电压、内存容量、预取长度、端接、接收机均衡等参数做了从DDR1 到 DDR5的电气特性详细对比。可以看出DDR在向着更低电压、更高性能、更大容量方向演 进，同时也在逐渐采用更先进的工艺和更复杂的技术来实现这些目标。以DDR5为例，相 对于之前的技术做了一系列的技术改进，比如在接收机内部有均衡器补偿高频损耗和码间 干扰影响、支持CA/CS训练优化信号时序、支持总线反转和镜像引脚优化布线、支持片上 ECC/CRC提高数据访问可靠性、支持Loopback(环回)便于IC调测等。数字信号DDR一致性测试修理