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数字信号的建立/保持时间(Setup/HoldTime)

不论数字信号的上升沿是陡还是缓,在信号跳变时总会有一段过渡时间处于逻辑判决阈值的上限和下限之间,从而造成逻辑的不确定状态。更糟糕的是,通常的数字信号都不只一路,可能是多路信号一起传输来一些逻辑和功能状态。这些多路信号之间由于电气特性的不完全一致以及PCB走线路径长短的不同,在到达其接收端时会存在不同的时延,时延的不同会进一步增加逻辑状态的不确定性。

由于我们感兴趣的逻辑状态通常是信号电平稳定以后的状态而不是跳变时所的状态,所以现在大部分数字电路采用同步电路,即系统中有一个统一的工作时钟对信号进行采样。如图1.5所示,虽然信号在跳变过程中可能会有不确定的逻辑状态,但是若我们只在时钟CLK的上升沿对信号进行判决采样,则得到的就是稳定的逻辑状态。 数字总线采用的时钟 分配方式大体上可以分为3类,即并行时钟、嵌入式时钟、前向时钟,各有各的应用领域。山东数字信号测试规格尺寸

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要把并行的信号通过串行总线传输,一般需要对数据进行并/串转换。为了进一步减少传输线的数量和提高传输距离,很多高速数据总线采用嵌入式时钟和8b/10b的数据编码方式。8b/10b编码由于直流平衡、支持AC耦合、可嵌入时钟信息、抗共模干扰能力强、编解码结构相对简单等优点,在很多高速的数字总线如FiberChannel、PCIe、SATA、USB3.0、DisplayPort、XAUI、RapidIO等接口上得到广泛应用。图1.20是一路串行的2.5Gbps的8b/10b编码后的数据流以及相应的解码结果,从中可以明显看到解出的K28.5等控制码以及相应的数据信息。山东数字信号测试规格尺寸数字信号处理系统的性能取决于3个因素:采样频率、架构、字长。

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为了提高信号在高速率、长距离情况下传输的可靠性,大部分高速的数字串行总线都会采用差分信号进行信号传输。差分信号是用一对反相的差分线进行信号传输,发送端采用差分的发送器,接收端相应采用差分的接收器。图1.13是一个差分线的传输模型及真实的差分PCB走线。

采用差分传输方式后,由于差分线对中正负信号的走线是紧密耦合在一起的,所以外界噪声对于两根信号线的影响是一样的。而在接收端,由于其接收器是把正负信号相减的结果作为逻辑判决的依据,因此即使信号线上有严重的共模噪声或者地电平的波动,对于的逻辑电平判决影响很小。相对于单端传输方式,差分传输方式的抗干扰、抗共模噪声能力 提高。

这种并/串转换方法由于不涉及信号的编解码,结构简单,效率较高,但是需要收发端进行精确的时钟同步以控制信号的复用和解复用操作,因此需要专门的时钟传输通道,而且串行信号上一旦出现比较大的抖动就会造成串/并转换的错误。

因此,这种简单的并/串转换方式一般用于比较关注传输效率的芯片间的短距离互连或者一些光端机信号的传输中。另外,由于信号没有经过任何编码,信号中可能会出现比较长的连续的0或者连续的1,因此信号必须采用直流耦合方式,收发端一旦存在比较大的共模或地噪声,会严重影响信号质量,因此这种并/串转换方式用于电信号传输时或者传输速率不太高(通常<1Gbps),或者传输距离不太远(通常<50cm)的场合。 上升时间是数字信号另一个非常关键的参数,它反映了一个数字信号在电平切换时边沿变化的快慢。

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简单的预加重对信号的频谱改善并不是完美的,比如其频率响应曲线并不一定与实际 的传输通道的损耗曲线相匹配,所以高速率总线会采用阶数更高、更复杂的预加重技术。 图1.28所示是一个3阶的预加重,其除了对跳变沿后面的第1个比特进行预加重处理外,跳变沿 之后的第2个比特的幅度也有变化。跳变沿后第1个比特的幅度变化有时也叫Post Cursorl,

跳变沿后的第2个比特的幅度变化有时也叫Post Cursor2。有些总线如PCIe3.0,会对跳变 沿前面的1个比特的幅度也进行调整,叫作Pre Cursor1,有时也称为PreShoot。 高速数字接口原理与测试;山东数字信号测试规格尺寸

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高速数字接口与光电测试

看起来我们好像找到了解决问题的方法,但是,在真实情况下,理想窄的脉冲或者无限 陡的阶跃信号是不存在的,不仅难以产生而且精度不好控制,所以在实际测试中更多使用正 弦波进行测试得到频域响应,并通过相应的物理层测试系统软件进行频域到时域的转换以 得到时域响应。相比其他信号,正弦波更容易产生,同时其频率和幅度精度更容易控制。矢 量网络分析仪(Vector Network Analyzer,VNA)可以在高达几十GHz 的频率范围内通过  正弦波扫频的方式精确测量传输通道对不同频率的反射和传输特性,动态范围可以达到 100dB以上,所以在现代高速数字信号质量的分析中,会借助高性能的矢量网络分析仪对高 速传输通道的特性进行测量。矢量网络分析仪测到的一段差分传输线的通道损 耗及根据这个测量结果分析出的信号眼图。
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